1nm 之后晶体管怎么走？泛林集团探索 SA-CFET 架构，SRAM 单元面积较 N3 缩小 52.7%

IT之家 10 月 5 日消息，随着先进制程不断向 1nm 及以下节点推进，传统 GAA 纳米片晶体管在漏电、迁移率、寄生电阻以及制造工艺波动等方面面临越来越大的挑战。 当地时间 9 月 29 日，全球前三的晶圆制造设备厂商泛林集团（Lam Research）提出一种自对准互补场效应晶体管（SA-CFET）架构，有望将 CMOS 晶体管继续推进至 10 Å（1nm）及以下。 SA-CFET 的核心在于三个自对准工艺模块：SA-BPR（自对准埋入式电源轨）、SA-CT（自对准触点）和 SA-TSV（自对准硅通孔）。该架构采用非金属栅极切割设计和中间介质隔离（MDI）来实现功函数分离，同时保持与 N3 规范（42nm 接触栅极间距、21nm 金属间距）的兼容性，将原本对套刻精度要求极高的步骤转化为自对准工艺。 ▲ SA-CFET 的关键集成回路 泛林集团介绍称，其 Semiverse Solutions 团队利用 SEMulator3D 数字孪生工艺建模，对 SA-CFET 架构进行了工艺流程和器件结构验证。 建模结果显示，该架构能够用于构建 6T SRAM 单元以及 NOT（非门）、NAND（与非门）、NOR（或非门）等逻辑单元，其中 6T SRAM 位（bit）单元面积达 0.0094 μm²，相比 N3 缩小 52.7%，相比 A7 CFET 设计缩小 19%。 ▲ 三维互连网络架构 IT之家注：CFET 即互补型场效应晶体管，是一种将 NMOS 和 PMOS 器件垂直堆叠的晶体管架构。相比传统将两类晶体管并排布置的方式，CFET 可以在相同平面面积内实现更高的器件密度，同时增加有效沟道宽度，并改善器件的静电控制能力。 ▲ SRAM 位单元面积对比 ▲ 套刻窗口验证 泛林集团认为，随着晶体管尺寸进一步缩小，当前先进的硅基 GAA 纳米片架构可能逐渐受到物理和制造因素限制。例如，栅极长度缩短后，源漏隧穿效应可能增强并带来更高漏电；进一步减薄沟道则可能引发迁移率下降、表面散射以及制造难度增加等问题。此外，器件尺寸缩小还会使接触电阻和寄生电阻更加突出，而制造过程中的尺寸和位置偏差也可能对 10 Å 以下节点的良率产生更明显影响。 在这种情况下，仅通过缩小有源区、栅极以及金属互连间距来继续提升纳米片晶体管密度会越来越困难。CFET 则尝试通过垂直堆叠 NMOS 和 PMOS，在不单纯依赖平面尺寸缩减的情况下进一步提高晶体管密度。 不过，CFET 自身也存在金属栅极隔离复杂、接触区域拥挤等集成难题，尺寸继续缩小后，相关问题可能进一步加剧。 针对这些问题，泛林集团提出以 SA-BPR、SA-CT 以及 SA-TSV 模块扩大边缘放置误差窗口，同时缓解 CFET 垂直堆叠结构中的接触拥挤问题，从而提高工艺裕度。 该架构还采用非金属栅极切割方案，并通过中间介质隔离（MDI